半導体パッケージング関連技術の国際カンファレンス「ECTC 2026」に出展し、AI半導体の進化に貢献する最新の研究成果を発表

富士フイルム株式会社（本社：東京都港区、代表取締役社長・CEO：後藤 禎一）は、2026年5月26日からの4日間、米国フロリダ州オーランドで開催される、半導体のパッケージング関連技術の国際カンファレンス「The Electronic Components and Technology Conference 2026」（以下、「ECTC 2026」）で、最新の研究成果を論文発表するとともに、半導体材料の米国現地法人であるFUJIFILM Electronic Materials U.S.A., Inc.（本社：米国ロードアイランド州、President & CEO：Brian O’donnelly）が同カンファレンスに出展することをお知らせします。
「ECTC 2026」は、半導体製造のパッケージング分野における世界最大の国際イベントであり、半導体関連会社130社以上が出展し、2,500名を超える科学者、エンジニア、ビジネスパーソンが参加します。
本カンファレンスの技術プログラムでは、AIサーバ向け次世代半導体の需要拡大に伴い、重要性が増す高速処理と大容量メモリに対応するための、半導体チップを積層する最先端の接合技術と再配線層の微細化といった最先端のパッケージング技術に関する論文が発表されます。

当社は、本カンファレンスの技術プログラムにおいて、2.xD・3Dパッケージ^*5やHBM^*6といった多層化メモリーなど、先端パッケージングの微細化に貢献する、新たな接合プロセスおよび再配線層プロセスについて、先端半導体の国際研究機関imec^*7との共同研究を発表します。また、出展ブースにおいて、新たに開発したPFASフリーの絶縁膜材料PBO（ポリベンゾオキサゾール）や感光性絶縁膜材料「ZEMATES^™」をはじめとした先端パッケージング向け材料を紹介します。

① 新たな接合プロセスとして、マイクロバンプの微細化を実現する「Sn（スズ）ダマシンプロセス^*8」のimecとの共同開発。「ハイブリッドボンディング」^*9以外の、微細化対応の接合プロセスの選択肢が増え、半導体メーカーのニーズに合わせた提案が可能。

② ダマシン再配線層^*10プロセスのimecとの共同開発。従来の手法では困難であった微細なライン アンド スペース^*11（以下L＆S）パターン形成が可能。

先端パッケージングの接合ソリューションとして、当社は2025年9月にハイブリッドボンディング用CMPスラリー^*12を発売しています。今回は新たなソリューションとして、従来のアンダーフィル材料^*13を用いた接合技術では対応が困難なマイクロバンプの微細化を実現するための技術を発表します。

従来の接合プロセスでは、ピッチ10μm以下の微細化に対応したチップ間のギャップにアンダーフィル材料を充填することが困難でした。そのため近年では、あらかじめアンダーフィル材料をチップ上に形成するプロセスが検討されています。
今回の発表では、チップ上に微細ピッチのマイクロバンプを形成する際の課題（バンプ⾼さのばらつき、シード層のアンダーカット、樹脂の低研磨速度など）を解決できる新規プロセス「Snダマシンプロセス」について、imecとの共同研究で得た評価結果を発表。当社の⾼解像度ポリイミド^*14を⽤いた際のリソグラフィー結果と、新開発のSn用CMPスラリーを⽤いた際の研磨結果を開⽰します。

再配線層向けのポリイミドにおける大きな課題である、Cu（銅）ダマシン再配線層プロセスを⽤いた配線微細化に関する技術発表です。なお、本発表は共同研究先のimecが実施し、当社は共著者として参加します。
再配線層を形成する従来の手法（SAPプロセス^*15）では、2μm以下の微細なL＆Sの形成が困難でした。そのため近年では、ポリイミドを含む絶縁材料をあらかじめパターニングした後にCuなどのメタルを埋め込みCMPスラリーで研磨する「ダマシンプロセス」が検討されています。
今回、ポリイミド材料で微細パターニングする際の課題（現像やキュア^*16収縮によるパターン倒れ）を解決できる当社の⾼解像度ポリイミドを⽤いた1μmのL＆Sのリソグラフィ結果と、imecとの共同研究で得たCMPや電気特性に関する評価結果について発表します。

当社の感光性絶縁膜材料「ZEMATES^™」の製品ラインアップの1つであるPBO（ポリべンゾオキサゾール）はパワー半導体の保護膜層、バッファーコート（緩衝層）用材料として30年以上の販売実績があり、今後も需要拡大を見込んでおります。今回、PFASフリーのニーズの高まりをとらえ、PFASを含まないPBOを開発しました。
従来、PBOでは加工性と材料特性の両立のためにPFASを含む原材料やNMP^*17といった特定有機溶剤の使用が不可避とされ、PFASフリー化とNMPフリー化を同時に実現することは技術的に困難でした。
今回当社は、長年培ってきた機能性材料の設計技術および半導体材料の処方技術を活用することで、従来同等レベルのパターニング性や機械特性を維持し、スループット^*18の向上と膜厚の安定性を実現しながら、PFASフリーとNMPフリーを両立したPBO製品を実現しました。
現在、複数顧客でのサンプル評価が進んでおり、顧客先での評価を加速し、2026年内の販売を目指します。
また、当社はPFASフリー化の技術を、すべてのフォトレジストや「Wave Control Mosaic^™」にも適用することで、当社半導体材料のPFASフリー化を進めていきます。

新開発のPFASフリーPBOに加え、現在展開している液型ポリイミド、開発発表済のフィルム型ポリイミドを含む感光性絶縁膜材料「ZEMATES^™」、省電力への貢献を狙う放熱シートなどの放熱材料や、銅配線用で世界トップシェアをもつCMPスラリーを後工程向けに進化させた材料といった先端パッケージング向け材料を紹介。

富士フイルムは、フォトレジスト^*19やフォトリソグラフィー周辺材料^*20、CMPスラリー、ポストCMPクリーナー^*21、薄膜形成材^*22、ポリイミド、高純度プロセスケミカル^*23など半導体製造の前工程から後工程までのプロセス材料や、イメージセンサー用カラーフィルター材料をはじめとした Wave Control Mosaic（ウエイブコントロール モザイク）^™*24などをグローバルに展開しています。
当社は今後も、最先端からレガシーノードまで半導体製造プロセスのほぼ全域に豊富な製品ラインアップを提供し、日米欧アジアに製造拠点を有するグローバルな安定供給体制や高い研究開発力を生かしたワンストップソリューションを提案することで、顧客の課題解決に取り組み、半導体産業の発展に貢献していきます。

• *1 半導体チップ同士やチップと基板を高密度で接続する、直径数マイクロメートルから数十マイクロメートル（μm）の微細な突起状の端子。高性能・小型化を実現する先端パッケージング技術に使われ、チップと基板間の配線を短縮し、信号伝達の高速化や放熱性向上に貢献する。
• *2 PFASとは、ペルフルオロアルキル化合物、ポリフルオロアルキル化合物およびこれらの塩類の総称。具体的には、OECD（The Organization for Economic Co-operation and Development）が2021年に公表した“Reconciling Terminology of the Universe of Per- and Polyfluoroalkyl Substances: Recommendations and Practical Guidance”で示す化合物のことを指す。
• *3 高い耐熱性や絶縁性を持つ材料。ポリイミドと同様、半導体の保護膜層や再配線層の形成に使用され、高い耐熱性と強度を持つ。
• *4 ZEMATESは、富士フイルム株式会社の登録商標または商標です。
• *5 複数のチップ（ロジック、メモリなど）を1つのパッケージ内に高密度に集積し、性能向上と小型化を実現する最先端の「ヘテロジニアス・インテグレーション（異種混載統合）」技術。
• *6 High Bandwidth Memory(高帯域幅メモリ)の略で、高速伝送が可能な次世代型のメモリ技術。従来のメモリと異なり、複数のメモリを垂直に積み重ねた3D構造を採用し、高速かつ省スペースで動作する。高性能なGPU、AIチップ、HPC（高性能コンピューティング）向けに用いられる。
• *7 Interuniversity Microelectronics Centreの略。ベルギーにある世界最大のナノエレクトロニクスとデジタル技術分野の研究機関。
• *8 絶縁膜に掘った溝に金属（主に銅：Cu）を埋め込んで配線を形成する技術。配線後にCMP（化学的機械研磨）で平坦化することで、微細な多層配線を容易に形成できる。主にCu配線技術で使われる。
• *9 複数の半導体チップの金属同士、絶縁材料同士を直接接合する技術で、高密度かつ高性能な配線が可能になる。これにより、従来のワイヤーボンディングよりも小型化や高速動作が実現できる。特に配線の間隔を10μm以下に狭められるため、次世代の高集積半導体に適している。
• *10 半導体チップの端子の位置や間隔を再配置するための配線層。チップのパッケージング工程で使用され、配線の間隔を広げたり、端子を再配置する目的で設計される。
• *11 ウエハー上に描かれる等間隔の配線パターン（ライン）と、その間の隙間（スペース）のこと。
• *12 硬さの異なる配線や絶縁膜が混在する半導体表面を均一に平坦化する研磨剤。CMPは、Chemical Mechanical Polishing（化学的機械研磨）の略。
• *13 半導体チップと基板の隙間を埋めて固定する、主にエポキシ樹脂を主成分とした液状接着剤。
• *14 高い耐熱性や絶縁性を持つ材料。半導体の保護膜や再配線層の形成に使用される。
• *15 主に半導体パッケージ基板の製造において、絶縁層の上にPVD（Physical Vapor Depositionの略。真空中でイオンを材料に衝突させ、弾き飛ばされた原子をウエハーの表面に付着させて薄膜を形成する成膜技術）でシード層を形成し、その上に電解銅めっきで回路パターンを形成する手法。
• *16 樹脂を加熱・紫外線（UV）照射により架橋・硬化させ、化学的に安定した強固な膜を作る工程。
• *17 N-methyl-2-pyrrolidone（N-メチル-2-ピロリドン）の略で、高い溶解性を持つ有機溶剤。REACH規則で制限対象物質として指定されている。
• *18 単位時間あたりに処理・生産できるウエハーの枚数。
• *19 半導体製造の工程で、光による化学反応を利用して回路パターンの描画を行う際にウエハー上に塗布する感光性材料。
• *20 半導体製造のフォトリソ工程で使用する現像液やクリーナーなど。
• *21 CMPスラリーによる研磨後に、金属表面を保護しながら、粒子、微量金属および有機残留物を洗浄するクリーナー。
• *22 低誘電率の絶縁膜を形成するための材料。
• *23 洗浄・乾燥工程に使われる高純度薬品。半導体製造の洗浄・乾燥工程で異物を除去したり、エッチング工程にて金属や油脂などを取り除くために使用する化学薬品。
• *24 広範囲な波長の電磁波（光）をコントロールする機能性材料群の総称。デジタルカメラやスマートフォンに用いられるCMOSセンサーなどのイメージセンサーのカラーフィルターを製造するための着色感光材料を含む。Wave Control Mosaicは、富士フイルム株式会社の登録商標または商標です。

• * 記事の内容は発表時のものです。最新情報と異なる場合（生産・販売の終了、仕様・価格の変更、組織・連絡先変更等）がありますのでご了承ください。